姓名： 学号： 班级： 院（部）： 系（教研室）主任 签字： 教学院长（主任） 签字： 一、选择题 1. 若变量A，B，C，D，E取值为10011时，某最小项的值为1，则此最小项是【 C 】。 A.ABCDE B.ABCDE C.ABCDE D.ABCDE 2.下面逻辑式中，正确的是【 D 】。 A.ABA•B B.AA1 C.A•A0 D.AA1 3．实现一个十进制的可逆计数器，至少需要【 B 】个触发器。 A. 3 B. 4 C. 5 D.6 4．逻辑式AABC相等的式子是【 C 】 A．ABC B．A+BC C．ABC D．A 5．八路数据选择器，其地址输入端（选择控制端）有【 A 】个。 A．3 B．2 C．4 D．8 6．对于JK触发器，输入J=0，K=1，CP脉冲作用后，触发器次态应为【 A 】。 A．0 B. 1 C. 保持 D. 翻转 7．一个五位的二进制加法计数器，由0000状态开始，按自然二进制码的顺序计数，问经过75个输入脉冲后，此计数器的状态为【 A 】。 A.01011 B.11010 C.11111 D.10011 8．PLA是指【 D 】的逻辑器件。 A.与、或阵列都固定 B.与阵列固定，或阵列可编程 C.与阵列可编程，或阵列固定 D.与、或阵列都可编程 9．FPGA采用逻辑单元阵列结构，由三个基本模块阵列组成。【 A 】是系统的核心。 A. 可组态逻辑块 B. 通用逻辑块 C. 可编程互连连线 D. 可编程互连连线 10．下列逻辑部件中，不属于组合逻辑部件的是【 C 】 A．译码器 B．编码器 C．计数器 D．全加器 ____________ 11. 某时序逻辑电路的波形如图所示，由此判定该电路是【 B 】。 A. 二进制计数器 B. 十进制计数器 C. 移位寄存器 D. 以上均不是 12. 在【 A 】情况下，函数FABC运算的结果是逻辑“1”。 A．全部输入是“0” B.任一输入是“0” C.仅一输入是“0” D. 全部输入是“1” 13. 下列电路中，不属于时序逻辑电路的是【 D 】。 A．计数器 B．触发器 C．寄存器 D．译码器 14. Moore型时序电路的输出【 B 】。 A.与当前输入有关 B. 与当前状态有关 C. 与当前输入和状态都有关 D. 与当前输入和状态都无关 15. 测得某逻辑门输入A、B和输出F的波形如下，则F(A，B)的表达式是【 C 】。 A.F=AB B.F=A+B C.FAB D.FAB __ 16. n个触发器构成的环形计数器中，有效状态最多有【 B 】个。 A.n B.2n C.2n-1 D. 2n-2n 17. 采用4位比较器（74LS85）对两个四位数比较时，先比较【 D 】位。 A．最低 B.次高 C.次低 D.最高 18. 全加器中向高位的进位Ci1为【 B 】。 A.AiBiCi B.AiBi(AiBi)Ci C.AiBiCi D.(AiCi)Bi 第 1 页 共 8 页 第 2页 共 8 页 姓名： 学号： 班级： 19.八路数据分配器，地址输入端有【 C 】个。 A. 1 B. 2 C. 3 D.8 20.一位全加器（FA）的输入、输出信号常表示为【 A 】。 A．Ai，Bi，Ci1；Si，Ci B．Ai，Bi，Ci；Si，Ci1 C．1，1，1；Si，Ci D．0，0，0；Si，Ci1 21.一个8421BCD码计数器至少需要【 B 】个触发器。 A. 3 B. 4 C. 5 D.10 22.能实现从多个输入端中选出一路作为输出的电路称为【 C 】。 A.触发器 B.计数器 C.数据选择器 D.译码器 23.八路数据选择器如图所示，该电路所实现的逻辑函数是【 D 】。 A．ACDBCDABCABC B．m(6,8,9,13) C． m(6,8,13,14) D．m(6,7,8,9,13,14) 28. 函数F的卡诺图如图所示，其最简与或表达式是【 D 】。 A. FABDABDACD B. FABCACDABD C. FABCABDACD D. FABDABDABD 29．用四选一数据选择器实现函数Y=A1A0A1A0，应使【 A 】。 A.D0=D2=0，D1=D3=1 B.D0=D2=1，D1=D3=0 C.D0=D1=0，D2=D3=1 D.D0=D1=1，D2=D3=0 30.下图所示的组合逻辑电路，其函数表达式为【 A 】。 Fm(0,4,5,7,8,12,13,14,15)A．FABBDCD B. C．Fm(1,2,3,6,9,,10,11) D.Fm(0,8,12,14,15) 24. 同步时序电路和异步时序电路比较，其差异在于后者【 B 】。 A．没有触发器 B．没有统一的时钟脉冲控制 C．没有稳定状态 D．输出只与内部状态有关 25.八进制数（375.236）8的十六制数是【 A 】 。 A. (FD.4F)16 B. (FD.4E)16 C.(FC.4F)16 D. (FD.3F)16 26.下列逻辑函数中，与（A+B）(A+C)等价的是【 C 】。 A. F=AB B.F=A+B C. A+BC D. F= B+C 27. 4:10线译码器，输入信号端有【 D 】个。 A. 10 B. 2 C. 3 D.4 31．时序电路中不可缺少的部分为【 B 】。 A.组合电路 B.记忆电路 C.同步时钟信号 D.组合电路和记忆电路 32．n个触发器构成的计数器中，有效状态最多有【 D 】个。 A.n B.2n C.2n-1 D. 2n 33.把一个五进制计数器与一个四进制计数器串联可得到【 D 】进制计数器。 A.4 B.5 C.9 D.20 第 3 页 共 8 页 第 4页 共 8 页 姓名： 学号： 班级： 34.下面不属于简单可编程逻辑器件的是【 C 】。 A．EPROM B．PAL C．ISP D．GAL 35.双向数据总线常采用【 C 】构成。 A. 数据分配器 B. 数据选择器 C. 三态门 D. 译码器 36. 最小项ABCD的逻辑相邻项是【 B 】。 A．ABCD B. ABCD C. ABCD D. ABCD 37. 逻辑函数F（ABC）=A⊙C的最小项标准式为【 C 】。 A.F=∑（0，3） C.F=m0+m2+m5+m7 B. FACAC 43. 逻辑函数FACABBC,当变量的取值为【 B 】时,不出现冒险现象。 A．B=C=1 B．B=C=0 C．A=1，C=0 D．A=0，B=0 44．如需要判断两个二进制数的大小或相等，可以使用【 D 】电路。 A.译码器 B.编码器 C.数据选择器 D.数据比较器 45.n个触发器构成的扭环计数器中，至少有【 D 】个无效状态。 A．n B．2n C．2n1n D．22n 46.JK触发器在CP脉冲作用下，欲使Qn1Qn，则输入信号应为【 A 】。 A．JK0 B．JQ，KQ C．JQ，KQ D．JQ，K0 47.FPGA是指【 C 】。 A．门阵列 B．可编程逻辑阵列 C．现场可编程门阵列 D．专用集成电路 48. 逻辑函数A(A+B) 的最简式为【 A 】。 A.F=A B.F=A+B C.F=B D. F= A+AB n1nQQ49.JK触发器在CP脉冲作用下，欲使，则输入信号应为【 A 】。 D. F=∑（0，1，6，7） 38. 一个四输入端与非门，使其输出为0的输入变量取值组合有【 D 】种。 A. 15 B. 8 C. 7 D. 1 39. 设计一个四位二进制码的奇偶位发生器（假定采用偶检验码），需要【 B 】个异或门。 A．2 B. 3 C. 4 D. 5 40. 八路数据选择器如图所示，该电路实现的逻辑函数是F=【 C 】。 A．ABAB B．ABAB C．AB D．AB A．JK1 B．JQ，KQ C．JQ，KQ D．JQ，K1 50.【 D 】通常不用来描述触发器的逻辑功能。 A．状态转换真值表 B．特征方程 C．状态转换图 D．波形图 41. 逻辑函数F=A（AB）的值是【 A 】。 A．B B. A C .AB D.AB 51. 时序电路输出状态的改变【 C 】。 A.仅与该时刻的输入信号有关 B. 仅与时序电路的原状态有关 C. 与A 、B 皆有关 D. 与A 、B 皆无关 52. 逻辑表达式A(B+C)=AB+AC的对偶式是【 B 】。 A．ABC(AB)(AC) B．ABC(AB)(AC) C． ABACA(BC) D．ABC(AB)(AC) 53. 下面器件中，属于复杂可编程逻辑器件的是【 C 】。 A．PLA B．PAL C．FPGA D．GAL 42. 与最小项表达式F(A,B,C)=m0+m2+m5+m7等价的逻辑函数为【 A 】。 A. F=A⊙C B. FABCABC C. FACAC D.F=∑(0,5) 第 5 页 共 8 页 第 6 页 共 8 页 姓名： 学号： 班级： 54. 电路如下图所示，经CP脉冲作用后，欲使Qn+1=Qn，则A，B输入应为【 A/B 】。 A．A=0，B=0 B．A=1，B=1 C．A=0，B=1 D．A=1，B=0 55. 下面关于FPGA的说法中，错误的是【 C 】。 A．一个FPGA中有CLB、可编程互连总线、I/O输入输出块3个基本元素。 B．FPGA是现场可编程门阵列。 C．FPGA基于反熔丝技术的体系结构是可变的。 D．FPGA基于SRAM技术的体系结构是可变的。 56. 串行加法器的进位信号采用【 B 】传递，而并行加法器的进位信号采用【 B 】传递。 A．超前，逐位 B．逐位，超前 C．逐位，逐位 D．超前，超前 57. n个变量的最小项是【 A 】。 A．n个变量的积项，它包含全部n个变量，每个变量可用原变量或非变量 B．n个变量的和项，它包含全部n个变量，每个变量可用原变量或非变量 C．n个变量的积项，它包含全部n个变量，每个变量仅为原变量 D．n个变量的和项，它包含全部n个变量，每个变量仅为非变量 58.以下哪一条不是消除竟争冒险的措施【 B 】。 A.接入滤波电路 B.利用触发器 C.加入选通脉冲 D.修改逻辑设计 59．(9)10的余3码是【 C 】。 A．1011 B．1010 C．1100 D．1001 60．Moore和Mealy型时序电路的本质区别是【 B 】。 A.没有输入变量 B.当时的输出只和当时电路的状态有关，和当时的输入无关 C.没有输出变量 D.当时的输出只和当时的输入有关，和当时的电路状态无关 61．组合逻辑电路消除竞争冒险的方法有【 A 】。 A.修改逻辑设计 B.在输出端接入滤波电容 C.后级加缓冲电路 D.屏蔽输入信号的尖峰干扰 62. 8位移位寄存器，串行输入时经【 D 】个脉冲后，8位数码全部移入寄存器中。 A.1 B.2 C.4 D.8 63. 最小项ABCD的逻辑相邻项是【 B 】。 A．ABCD B. ABCD C. ABCD D. ABCD 64. 用三线-八线译码器74LS138和辅助门电路实现逻辑函数Y=A2A2A1，应【 A 】。 A.用与非门，Y=Y0Y1Y4Y5Y6Y7 B.用与门，Y=Y2Y3 C.用或门，Y=Y2Y3 D.用或门，Y=Y0Y1Y4Y5Y6Y7 65. PLD是指【 A 】。 A．可编程逻辑器件 B.可编程逻辑阵列 C.可编程阵列逻辑 D.通用阵列逻辑 166. 设Tmin是触发器时钟的最小工作周期，则Tmin是【 A 】。 A.最大工作频率 B.最小工作频率 C. 最大工作周期 D.最小工作周期 67. 用与门构成四个输入变量的一级译码器它应有【 B 】与门组成 A.4个 B.16个 C.8个 D.32个 68. 实现两个四位二进制数相乘的组合电路，应有【 A 】个输出。 A． 8 B. 9 C. 10 D. 11 69. 逻辑函数F（ABC）=A⊙C的最简与或式为【 D 】。 A.F=∑（0， 3） B. FACAC C.F=m0+m2+m5+m7 D.FACAC 70. Gray码的特点是相邻码组中有【 C 】位码相异。 A．三位 B.两位 C.一位 D. 多位 第 7 页 共 8 页 第 8 页 共 8 页 姓名： 学号： 班级： 71.高电平有效的三八线译码器实现函数FACABCABC方案是【 A 】。 A.FY4Y5Y6Y7 B.FACABABC C. FACABCABC D.F=A 72. 以下电路中，加以适当辅助门电路，【 A 】适于实现单输出组合逻辑电路。 A.二进制译码器 B.数据选择器 C.数值比较器 D.七段显示译码器 74.要使3：8线译码器（74LS138）能正常工作，使能控制端G1、G2A、G2B的电平信号应是【 A 】。 A．100 B. 111 C.011 D.000 75.八进制数(573.4)8转化为十六进制数后为【 C 】。 A.(17C.4)16 B.(16B.4)16 C. (17B.8)16 D. (17B.4)16 76.卡诺图如图所示，电路描述的逻辑表达式F=【 B 】。 A．∑m（0，1，3，4，5，9，13，15） B．∑m（1，2，4，5，9，10，13，15） C．∑m（1，2，3，4，5，8，9，14） D．∑m（1，4，5，8，9，10，13，15） ____________ 79.下列表达式中不存在竞争冒险的有【 C 】。 A.YBAB B.YABBC C. YABCAB D.YACBC 80.若将D触发器的D端连在Q端上，经100个脉冲作用后，它的次态Q(t100)0，则现态Q(t)应为【 A 】。 A．Q(t)=0 B. Q(t)=1 C.与现态Q(t)无关 D.以上都不对 81.A1、A2、A3、A4是四位二进制码，若电路采用奇校验，则校验位C的逻辑表达式是【 B 】。 A．A1A2A3A41 B．A1A2A3A41 C． A1A2A3A41 D．A1A2A3A40 82.设A1,A0为四选一数据选择器的地址码，X0X3为数据输入，Y为数据输出，则输出Y与Xi和Yi之间的逻辑表达式为【 A 】。 A．A1A0X0A1A0X1A1A0X2A1A0X3 B. A1A0X0A1A0X1A1A0X2A1A0X3 C. A1A0X0A1A0X1A1A0X2A1A0X3 D.A1A0X0A1A0X1A1A0X2A1A0X3 83.逻辑函数 FABBDEGABB 的最简式为【 D 】。 A.FB B.F=B C.F=0 D.F=1 84.下面【 C 】不属于PLD中可编程连接采用的处理技术。 A．熔丝技术 B．反熔丝技术 C．EPROM 技术 D．SRAM技术 77.3:8线译码器(74LS138)的惟一输出有效电平是【 B 】电平。 A. 高 B.低 C.三态 D.任意 78.最小项ABCD的逻辑相邻项是【 A 】。 A. ABCD B. ABCD C. ABCD D.ABCD 85.有S1，S2两个状态，在相同输入条件下【 B 】，可确定S1和S2不等价。 A．输出相同 B．输出不同 C．状态相同 D．状态不同 86. 集成计数器的模值是固定的，但可以用【 C 】来改变它们的模值。 A.复0和复9 B.置数法和复位法 C.改变初值法 D. 控制CP脉冲 87.用输出为低电平有效的译码器实现组合逻辑电路时，还需要【 A 】。 A．与非门 B.或非门 C.与门 D.或门 第 9 页 共 8 页 第 10 页 共 8 页 姓名： 学号： 班级： 88.可编程逻辑器件PLD，其内部均由与阵列和或阵列组成。其中，不是与阵列可编程的器件有【 A 】。 A. ROM B.PLA C. PAL D.GAL 89.用反馈移位寄存器产生11101000序列，至少需要【 D 】个触发器。 A．2 B．3 C．4 D．8 90.【 A 】电路在任何时刻只能有一个输入端有效。 A.普通二进制编码器 B.优先编码器 C.七段显示译码器 D. 二进制译码器 n1Qn=0，95.在如图所示的时序电路中，若X=1，则电路的次态Q和输出Z为【 B 】。 A．Qn1=1,Z=0 B．Qn1=1,Z=1 C.Qn1=0,Z=0 D．Qn1=0,Z=1 二、填空题 1. 最基本的三种逻辑运算是 与或非 。 91.函数F(ABCD)=∑m(0,2,8,10,13,15)，它的最简与或表达式F=【 D 】。 A. FABDABDABD B. FABCADABD C. FABCABDAB D. FABDBD 92.与最小项ABCD相邻的逻辑最小项有【 C 】个。 A. 1 B. 2 C. 4 D.15 93．与非门构成的基本RS触发器如图所示，欲使该触发器保持现态，即Qn1Qn，则输入信号应为【 B 】。 2. 利用吸收法A＋AB＝A，F＝AB＋ABCD（E＋F）的简化表达式为____AB___。 3. 编码器的逻辑功能是对处理的输入信号赋予 二进制代码 ，它实现一对多译码。 4. 根据已知组合逻辑电路图，找出其输入与输出关系，确定在什么样的输入取值组合下，对应的输出为1，这种过程称为 组合逻辑分析 。 5 PLD称为 可编程逻辑器件 ，它是有与阵列和 或阵列 组成的可编程阵列组成 6. 时序电路的描述方程通常有输出方程、________方程和激励方程。 7. 同步时序逻辑电路按其输入与输出的关系不同，分为________和________两类。 8. 布尔代数的基本规则有代入规则，_反演规则__和对偶规则。 9．数据分配器是一种单路输入，______________输出的逻辑构件。 10.JK触发器的次态方程是Qn+1 ＝________。 11．组合逻辑电路在结构上不存在输出到输入的__反馈 ，且电路的输出与 以前的 输入状态无关。 12．某移位寄存器的时钟脉冲频率为100KHz，欲将存放在该寄存器中的数左移8位，完成该操作需要________时间。 A．S=R=0 B．S=R=1 C．S=1，R=0 D．S=0，R=1 表达式F=【 A 】。 94. 函数F(ABCD)=∑m(1,3,4,6,8,10)，它的卡诺图如图所示。函数的最简与或13．采用一对一法进行状态编码时，10个状态需要用________个触发器实现。 14. 与运算的布尔代数和VHDL表示分别为_______________和_______________。 15.利用并项法A＋A＝1，ABC＋ABC的简化表达式为_______________。 16 锁存器或触发器在电路上具有两个稳定的物理状态，我们把输入信号变化之前的状态称为________，输入信号变化后的状态称为________。 17. 用计数器产生110010序列，至少需要________个触发器。 18.PLD中采用的可编程连接技术有________，反熔丝技术，________和SRAM技术。 A. FABDABDABD B. FABCACDABD C. FABCABDACD D. FABDABDABD 第 11 页 共 8 页 第 12 页 共 8 页 姓名： 学号： 班级： 30. CPLD是________可编程逻辑器件，它是利用可编程的________连接起来的多路SPLD。 31. 与非运算的布尔代数和VHDL表示分别为_______________和_______________。 32. 利用对偶规则，逻辑函数F＝（A＋B）（A＋C）的对偶表达式F'为_______________. 33. MUX称为_______________或_______________，它是一种多路输入单路输出的标准化逻辑构件。 34．在同步时序逻辑电路设计中，对状态表的状态进行编码时，常用的方法有________法和________法。 35. 同或运算的布尔代数和VHDL表示分别为_______________和_______________。 36. 如果把门电路的输入、输出电压的高电平赋值为逻辑1，低电平赋值为逻辑0，这种关系称为________________关系。 37. 实现译码功能的组合逻辑电路称为_______________，每输入一组不同的代码，只有一个输出现_______________状态。 38. 一个4选1数据选择器构成的逻辑电路如图2-1所示，函数F的表达式为___________。 19. 异或运算的布尔代数和VHDL表示分别为_______________和_______________。 20. 偶校验器的基本原理是：偶数个1，它的和数总是______________；奇数个1，它的和数总是______________。 21. D触发器的次态方程是Qn+1 ＝________。 22. 一个6变量的与阵列， 列线是________条，一个与门的输入线是________条，最多有________个编程点。 23.或运算的布尔代数和VHDL表示分别为_______________和_______________。 24.利用反演规则，逻辑函数F＝AB＋CD的非函数F表达式为_______________。 25.数据比较器的逻辑功能是对输入的______________个数进行比较，它有大于，小于和等于三个输出端。 26. 八路数据选择器电路如图所示，该电路实现的逻辑函数表达式是_______________。 27. 电路如图所示，F的表达式是________________________________________。 39. 时序逻辑电路具有记忆功能，因此在结构上一定包含____________或____________。 40. 采用计数器法进行状态编码时，状态数N需要用K个________，K和N应当满足________的关系。 41. 米里型时序逻辑电路中，输出是输入变量和________的函数，而摩尔型电路中，输出只是________的函数。 28. 时序逻辑电路按照其状态的改变方式不同，分为________电路和________电路。 29.在CP脉冲作用下，具有图所示功能的触发器是________触发器。 42. FPGA称为________器件。一个FPGA会有逻辑块CLB、可编程互连总线和________三个基本元素。 43. 七段译码驱动器用于显示十个阿拉伯数字0－9，数码管可采用_______________电路或_______________电路。 44. 数据选择器是一种______________输入，单路输出的逻辑构件。 第 13 页 共 8 页 第 14 页 共 8 页